在国际电路与系统研讨会（ISCAS 2026）的舞台上，华为公司董事、半导体业务部总裁何庭波带来了芯片领域的重大突破——正式发表“韬（τ）定律”。这一创新成果引发了行业内外的广泛关注，而即将于今年秋季问世的麒麟手机芯片，更是率先采用了逻辑折叠（LogicFolding）技术，性能实现了大幅提升。
何庭波的论文《A Time Scaling Theory for Multi-Layer Electronic Systems》于当日提交至中国科学院科技论文预发布平台。论文深入剖析了“韬定律”，并详细阐述了华为后续芯片研发的规划。何庭波指出，芯片行业单纯追求晶体管变小的“几何时代”已然结束，当前主流的“摩尔定律”也仅聚焦于时间这一维度，即集成电路上可容纳的晶体管数目每18到24个月增加一倍，性能随之提升一倍。然而，如今每层独立优化、时间成为剩余项的时代也已走到尽头。
“韬定律”的首次生产规模测试选定在移动设备领域。何庭波解释道，智能手机SoC极为特殊，一块芯片就构成了整个系统。多插槽并行无法实现，也没有千节点架构来掩盖慢速连接，所有性能都源自单个芯片，且功耗仅几瓦，还受到手持设备形式因素设定的热限制。2020年之后，当先进节点访问受限，在节点固定的情况下，如何在单个芯片上持续实现性能提升成为关键问题，而逻辑折叠技术正是应对这一挑战的答案。
逻辑折叠是一种创新的设计方法，它将数字、模拟和存储电路划分到垂直堆叠的活动层中，依据时间缩放原理对性能、功耗和面积进行联合优化。这一技术带来了显著的性能提升：晶体管密度在单一世代中分阶段从155 MTr/mm²提高到238 MTr/mm²，以往需要三年几何缩放才能达到的提升幅度如今得以实现；SoC性能核心能效提高41%，最大时钟频率提升近13%；构建在上下层之间的高速全局片上网络数据路径，使数据路径占用面积减少55%，电源传递稳定性得到提高；后硅时钟偏移调整方案独立贡献了超过5%的SoC性能；在SRAM中，逻辑折叠缩短了关键路径，降低了每比特能耗，操作频率提高超过40%；在一个典型处理核心上，双层折叠架构将时钟缓冲器数量减少50%以上，时钟偏移减少25%，布线长度减少约30%。
值得一提的是，这些性能提升是在固定器件节点上实现的，并非依靠新的光刻工艺步骤，而是通过在三维空间中对逻辑分布进行拓扑重组达成。麒麟2026中使用的逻辑折叠设计较为保守，混合键合间距达到1.5μm，仅针对关键路径选择性应用折叠，而非全面应用。即便如此，麒麟2026的CPU性能核心频率仍提升至3.1GHz，最大时钟频率提升近13%。
论文还对未来十年逻辑折叠技术的发展进行了展望。预计逻辑折叠将从局部关键路径折叠发展到全规模、多层折叠，每个封装可能包含三层、四层甚至更多活动层。从2026年到2035年，晶体管密度有望达到400 MTr/mm²甚至更高。同时，逻辑折叠将助力麒麟芯片显著提升CPU核心频率，为达到4GHz及以上奠定基础，且该路线图在技术和成本上均具有可行性。
论文中还透露了麒麟芯片后续命名的相关信息，目前提及的有麒麟2026、2027、2028、2029，但尚不清楚这些是否为代号，也不排除麒麟芯片更改命名规则的可能性。在芯片状态方面，除今年将发布的麒麟2026芯片外，明年的麒麟2027芯片已处于Silicon状态，意味着有了实质进展；而麒麟2028、2029芯片仍处于Pre-silicon（硅前）状态。
论文还阐述了AI芯片的未来路线。到2030年左右，AI加速器（昇腾SuperPoD系列，包括2025年的昇腾910C、2026年的昇腾950以及后续推出的990）将依赖多种成熟技术的组合，如芯粒（chiplets）、2.5D扇出封装，以及通过微凸点和标准间距混合键合的3D堆叠。大约在2030年，昇腾990将在AI加速器类别中引入逻辑折叠，硬件集成预计到2035年将提高超过100倍。
