在半导体存储技术领域，一场关于3D NAND闪存层数突破的竞赛正愈演愈烈。铠侠与闪迪近日宣布，将于6月14日至18日举办的VLSI Symposium研讨会上，联合展示基于多层堆叠单元架构（QLC）的NAND闪存技术，标志着行业向1000层3D NAND的研发目标迈出关键一步。
据技术资料披露，双方已提前公布MSA-CBA（多层堆叠单元阵列-CMOS键合）器件架构设计图，并同步公开了由两块218字线阵列晶圆堆叠而成的单元阵列FIB-SEM显微图像。该技术通过垂直堆叠方式实现存储单元密度提升，为突破现有3D NAND层数限制提供了可行路径。
作为行业先驱，铠侠早在2024年便制定了1000层3D NAND技术路线图。根据日本媒体PC Watch的报道，其研发目标包括2027年实现NAND闪存面密度达100 Gbit/mm²，同时完成1000字线级3D NAND结构验证。这一规划将使存储芯片在单位面积内集成更多存储单元，显著提升数据存储容量。
竞争对手三星电子虽同样布局千层级NAND研发，但采取了更为保守的技术策略。该公司在旧金山国际固态电路大会（ISSCC）上展示的multi-BV NAND概念，通过将两块存储晶圆与两块外围电路晶圆进行交叉堆叠，实现纵向扩展。这种技术路径与铠侠的垂直堆叠方案在最终目标上殊途同归，均指向千层级3D NAND的工业化应用。
行业分析指出，随着人工智能、大数据等领域的快速发展，市场对高密度存储芯片的需求持续攀升。千层级3D NAND技术的突破不仅将推动存储设备容量指数级增长，更可能引发整个半导体产业链的技术迭代浪潮。当前，全球主要存储厂商正通过架构创新、材料改进等手段，加速攻克高层数堆叠带来的工艺挑战。
